2nm工艺节点的金属层间距预计将缩至20nm以下，接触栅极间距（contacted gate pitch）则压缩至40nm，这使得通孔连接的宽度可能仅为10nm（图1）。尽管业界寄望于High-NA EUV光刻技术实现如此细微的图案化，但其实际应用面临根本性挑战——20nm的焦深容限导致光致抗蚀剂厚度受限，光子吸收密度骤减。在典型60mJ/cm²的曝光剂量下，每平方纳米仅能吸收4个光子，引发超过100%的泊松噪声，严重恶化边缘粗糙度（Line Edge Roughness, LER）。

即便采用传统0.33 NA EUV系统，44nm及以下中心距的通孔仍会因随机边缘位移误差（Stochastic Edge Placement Error）超出5nm规格限制。研究显示，2nm节点必须采用多层掩膜的多图案化工艺（图2），无论是基于DUV还是EUV技术。以源漏极接触层为例，40nm的最小中心距需要四层独立掩膜，而栅极接触层也需双层掩膜。

在后段制程（BEOL）中，全自对准通孔（Fully Self-Aligned Via）和交叉对角线网格布局可显著降低掩膜复杂度。通过自对准四重图案化（SAQP）与选择性保留掩膜（Keep Mask）的协同，金属层的交叉点间隔能被精确控制（图4-6）。值得注意的是，单纯使用EUV单次曝光的粗暴方案需三层掩膜，成本效益上甚至不如需要四层掩膜的DUV光刻。

该领域的技术突破方向包括导向自组装（DSA）等新型微影技术。TSMC已在专利中披露了基于对角线栅格的多图案化优化方法，而缺陷密度在36nm间距下的突增（「cliff效应」）也迫使EUV转向自对准双重图案化（SADP）。这些创新将成为延续摩尔定律至10Å节点的关键路径。