在DAC #62大会上，Cadence展示了其针对芯粒（Chiplet）和先进SoC设计的创新自动化解决方案——SoC Cockpit。该平台通过可执行规范（executable spec）驱动设计流程，整合IP库配置、AI代理选型、多格式生成器（如Verilog RTL、IP-XACT）等功能，显著降低了人工错误与验证周期。

SoC Cockpit核心技术包括：前端使用GUI捕捉系统级设计意图（如电源域定义、时钟树规划）、后端通过Genus综合工具与Innovus实现系统协同设计，并利用Palladium仿真和Helium虚拟平台加速验证。Cadence还深度集成了自研IP（如Tensilica处理器、UCIe接口）及合作伙伴IP，确保与Arm CSA等标准兼容。

该方案通过"Correct-by-Construction"（构建即正确）理念，将设计效率提升40%以上。例如，其AI驱动的Cerebrus工具可自动优化物理布局，而Verisium平台则利用机器学习缩减验证时间。对于3nm及以下工艺的复杂多芯片封装，这一全流程自动化策略正成为突破设计瓶颈的关键。