在今年的第62届设计自动化大会（DAC）上，Rise Design Automation公司首席高层次综合技术专家Mike Fingeroff揭示了硬件设计领域的重要变革。作为拥有20年HLS经验并著有多部专著的行业先驱，Mike阐释了如何通过融合AI技术重构传统RTL设计流程。

Rise提出了一种多层次设计方法论：针对控制流设计推荐采用带宽松时序约束的SystemVerilog，而数据流设计则更适合使用C++。其AI工具链能够智能选择最佳抽象层级，支持SystemVerilog、SystemC和C++混合编码。这种灵活性和谷歌、英伟达等一线厂商的实践表明，HLS流程较传统RTL可提升数倍设计效率。

核心技术突破在于AI代理（Agents）的部署：利用深度定制的LLM模型（已预训练超过8000万行C/C++/Python代码库），工程师可通过自然语言交互生成高质量设计代码。Agent Orchestrator模块联动RISE内部工具链，实现从架构探索、逻辑综合到物理实现的闭环迭代，支持与VCS功耗分析、Open ROAD布局布线等第三方EDA工具的无缝集成。

验证环节的革命性提升同样瞩目：通过事务级建模和自动通道波形捕获技术，验证速度提升达100-1000倍。UVM/C++双模测试平台生成器，配合高层次/RTL等价性自动比对系统，极大简化了混合抽象层级的验证复杂度。实际案例显示，5G基带模块的仿真周期可从传统RTL的72小时压缩至45分钟。

该方案已在多个HPC和AI加速芯片项目中验证，成功帮助设计团队在保持PPA（性能、功耗、面积）指标的同时，将项目周期缩短60%。对于正在寻求设计方法学升级的工程师，Rise提供本地化部署和云原生两种选择，其AI模型训练数据经过严格的硬件设计知识增强，避免通用LLM在电路时序理解方面的局限性。